안녕하세요. 파운드리 공정설계 자소서 4번 항목 질문입니다

Q. 안녕하세요. 파운드리 공정설계 자소서 4번 항목 질문입니다

우우자킹

안녕하세요. 이번에 파운드리고 공정설계 인턴 지원하려는 처음 자소서 써보는 전자과학생입니다. 제가 4번에 내용을 3개쓰면 1개당 디테일이 너무 부족해져서 2개정도 쓸 예정입니다. 일단 메인은 타대 학부연구생을 진행하면 RRAM 공정 레시피를 바꾸어 공정레시피 최적화 한거에 더 나아가 이중층구조를 도입하여 동작전압을 낮춘 것을 넣으려고 합니다. 그리고 서브로 파운드리 공정설계에 SRAM bit cell과 spice경험이 신기하게 있는 것을 봤습니다. 그래서 제가 예전에 연구실에서 8T-SRAM을 cadence virtuoso를 활용하여 직접 설계 및 레이아웃으로 LVS와 DRC를 통해 소자가 초미세화됨에 따라 배선과 tr의 중요성을 엮어서 이런식으로 내용을 써도 될까요? 어떻게 보면 회로설계에 가까운 것 같은데 JD만 보면 공설에도 서브로 활용할 수 있을 것 같아서 여쭤봅니다! 감사합니다!

2026.03.12

답변 6

회로설계 멘토 삼코치삼성전자
코부사장 ∙ 채택률 80% ∙
회사
일치
채택된 답변
안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분께서 작성하려는 방향은 충분히 합리적인 접근입니다. 결론부터 말씀드리면 RRAM 공정 레시피 최적화 경험을 메인으로 두고, 8T-SRAM 설계 및 Cadence Virtuoso 기반 LVS/DRC 경험을 서브 사례로 활용하는 방식은 파운드리 공정설계 직무와 연결시키기에 문제가 없습니다. 다만 핵심은 “회로 설계를 했다”가 아니라 “소자 미세화에 따른 공정/레이아웃 상의 trade-off를 이해하고 있었다”는 관점으로 서술하는 것입니다. 파운드리 공정설계 직무는 단순히 공정 장비 레시피를 다루는 역할만 하는 것이 아니라, 실제로는 소자 구조와 layout dependency를 이해하고 공정 조건이 디바이스 특성에 어떤 영향을 주는지 해석하는 역할이 포함됩니다. 특히 삼성 파운드리 공정설계 JD를 보면 SRAM bit cell, device modeling, layout dependency, parasitic 영향 등을 이해하는 인재를 선호하는 경향이 있습니다. 그래서 SRAM 경험이 공정설계와 완전히 동떨어진 경험은 아닙니다. 예를 들어 질문자분이 작성하려는 8T SRAM 경험을 단순히 “Cadence로 설계했다”라고 쓰면 회로설계 경험으로 보이기 때문에 공정설계와 연결성이 약해집니다. 대신 “미세 공정에서 소자 크기 축소에 따라 배선 RC와 트랜지스터 sizing이 안정성에 미치는 영향”을 분석했다는 식으로 풀어내는 것이 좋습니다. 현업 관점에서 설명을 드리면, 실제 파운드리 공정 엔지니어들은 SRAM yield 문제를 상당히 많이 다룹니다. 예를 들어 10nm 이하 공정에서는 metal pitch가 줄어들면서 bitline resistance와 coupling noise가 증가합니다. 이때 cell stability가 약해지면 read disturb나 write failure가 발생합니다. 그래서 공정설계 엔지니어는 다음과 같은 관점으로 접근합니다. 예시로 SRAM read stability는 보통 cell ratio로 설명됩니다. cell_ratio = (W/L)_pull_down / (W/L)_access 이 값이 작아지면 read 시 access transistor가 stronger해져서 storage node가 뒤집히는 read disturb가 발생합니다. 그런데 공정이 미세화되면 layout spacing 제한 때문에 pull-down transistor width를 충분히 확보하기 어려워집니다. 이때 공정설계에서는 gate length variation, fin quantization, contact resistance 등을 고려하면서 layout rule과 device 구조를 같이 봅니다. Cadence Virtuoso에서 8T SRAM을 설계하고 LVS/DRC를 수행했다는 경험은 이런 맥락으로 연결하면 좋습니다. 예를 들면 다음과 같은 흐름이 현업에서 설득력 있는 스토리입니다. “Cadence Virtuoso를 활용해 8T-SRAM bit cell을 설계하고 layout을 진행하면서 DRC와 LVS 검증을 수행했습니다. 설계 과정에서 미세 공정 환경에서 transistor 크기 축소로 인해 pull-down transistor와 access transistor의 sizing trade-off가 cell stability에 영향을 미친다는 점을 확인했습니다. 특히 metal routing pitch 제한으로 인해 bitline 배선 저항과 parasitic capacitance가 증가하며 read margin이 감소하는 문제를 SPICE simulation으로 분석했습니다. 이를 통해 소자 scaling 환경에서는 단순한 회로 설계가 아니라 공정 rule과 layout dependency를 함께 고려해야 안정적인 동작이 가능하다는 점을 이해했습니다.” 이렇게 작성하면 회로설계 경험이 아니라 “공정-소자-레이아웃 연계 이해” 경험으로 보입니다. 파운드리 공정설계 직무에서는 이런 사고방식을 높게 평가합니다. 그리고 질문자분이 메인으로 쓰려는 RRAM 공정 레시피 최적화 경험은 파운드리 공정설계와 훨씬 직접적으로 연결되는 경험입니다. 예를 들어 다음과 같은 방식으로 풀면 좋습니다. “RRAM 소자의 switching voltage가 높아지는 문제를 해결하기 위해 공정 레시피를 분석하고 switching layer 구조를 개선했습니다. 기존 단일층 oxide 구조에서 switching uniformity가 떨어지는 문제가 있어, deposition 조건을 조정하며 이중층 구조를 도입했습니다. 그 결과 filament formation이 안정화되면서 동작 전압을 낮출 수 있었습니다. 이 과정에서 deposition thickness, forming voltage, switching endurance 간의 trade-off를 분석하며 공정 조건이 소자 특성에 직접적으로 영향을 준다는 것을 경험했습니다.” 현업에서는 이런 경험을 “device engineering 관점” 경험으로 평가합니다. 정리하면 질문자분의 구성은 다음 구조가 가장 좋습니다. 첫 번째 경험은 RRAM 공정 레시피 최적화 및 이중층 구조 도입으로 device 특성을 개선한 사례를 메인으로 작성합니다. 공정 조건 → 소자 특성 변화 → 개선 결과 흐름으로 서술하는 것이 핵심입니다. 두 번째 경험은 8T SRAM 설계 경험을 단순 회로 설계가 아니라 “미세 공정에서 layout과 device sizing이 안정성에 미치는 영향 분석 경험”으로 작성합니다. Cadence, LVS, DRC, SPICE simulation 경험을 공정 이해와 연결하면 충분히 공정설계 직무에 어필이 가능합니다. 비유를 하나 들면 공정설계 엔지니어는 “재료와 공정으로 엔진을 만드는 사람”이고, 회로설계는 “엔진을 이용해 자동차를 설계하는 사람”에 가깝습니다. 그런데 SRAM bit cell은 자동차 중에서도 “엔진 성능을 바로 시험하는 테스트 장비” 같은 역할을 합니다. 그래서 공정 엔지니어들도 SRAM 구조를 이해하고 있는 경우가 많습니다. 질문자분이 제시한 두 경험 조합은 공정 경험 + 소자/레이아웃 이해 경험이라는 구조가 되기 때문에 파운드리 공정설계 지원서 구성으로 충분히 설득력 있는 방향입니다. 더 자세한 회로설계 컨텐츠를 원하신다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
탁
탁기사삼성전자
코사장 ∙ 채택률 78% ∙
회사
직무
일치
채택된 답변
4번이 제일 중요도가 높은 항목이라 무조건 소자스펙을 건드리는 활동을 써주세요. rram 공정최적화를 통한 동작전압 감소, 700자? 그리고 sram bit cell 및 spice 300자정도 2개적으시면 좋을 것 같고 요즘 2번에도 직무역량으로 도배하므로 공설에서도 opc,하고 레이아웃보고 메탈 배선 어디깔고 이런거 볼때 시뮬레이션하거나 매칭해보므로 lvs drc는 간접적으로 도움이됩니다. 이걸 2번 1500자 중에 한 800자 적으시도 나머지700을 학교활동으로 적으심 좋을 것 같아요~
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
고
고래왕크삼성전자
코차장 ∙ 채택률 68% ∙
회사
직무
일치
채택된 답변
안녕하세요. 회로 설계 내용 보다는 RRAM을 적으시는게 공정설계 PI 업무에 핏하기 때문에 추천 드립니다. 4번에는 너무 많은 내용을 적는것보다 하나의 경험을 심도있게 적으시는걸 추천합니다. 채택 부탁드립니다 ㅎㅎ
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
P
PRO액티브현대트랜시스
코이사 ∙ 채택률 100%
두 경험을 함께 쓰는 방향은 괜찮습니다. 메인으로 RRAM 공정 레시피 최적화 경험을 두는 것은 공정설계 직무와 직접 연결되므로 적절합니다. 또한 Cadence Virtuoso로 8T-SRAM 설계 및 LVS/DRC 경험도 공정설계에서 소자 미세화, 레이아웃 제약, 배선 영향 등을 이해했다는 점에서 보조 사례로 활용 가능합니다. 다만 회로 설계 자체보다 소자·공정 관점에서 무엇을 배웠는지로 연결해 설명하면 직무 적합성이 더 잘 드러납니다.
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
흰
흰수염치킨삼성전자
코전무 ∙ 채택률 59% ∙
회사
일치
안녕하세요. 멘토 흰수염치킨입니다. 적어도 돼죠 대신 직무에 완전 핏한 경험이 아니니까 그 경험을 어떻게 이용하겠다라는 것 까지 자소서에 같이 나타내주면 좋을 것 같네요! 도움이 되었으면 좋겠네요. ^_^
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
Top_TierHD현대건설기계
코사장 ∙ 채택률 95%
학사로 지원시에는 지원하는 직무와 핏한 경험이 아니라도, 잠재역량을 보여주는 것만으로도 어필요소가 됩니다. 그리고 결과물의 수준이 높다면 그 것이 역량에 대한 객관적인 증빙도 되어 분명 도움이 되는 사항이라 팩트 그대로 전달을 하시기 바랍니다.
*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.
2026.03.12
AD
반도체
설계팀
대기업 반도체 산업으로 취업하기 위해선, 직관적 해석능력과 사고력이 필요합니다. 핵심 역량과 배운 지식을 취업에 활용하고 싶다면 국비지원 강의를 추천합니다.

함께 읽은 질문

Q.
Lorem ipsum dolor sit amet, consectet
Q.
Lorem ipsum dolor sit amet, consectet
Q.
Lorem ipsum dolor sit amet, consectet

궁금증이 남았나요?
빠르게 질문하세요.

회로설계 멘토 삼코치삼성전자

코부사장 ∙ 채택률 80% ∙

회사

일치

채택된 답변

안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분께서 작성하려는 방향은 충분히 합리적인 접근입니다. 결론부터 말씀드리면 RRAM 공정 레시피 최적화 경험을 메인으로 두고, 8T-SRAM 설계 및 Cadence Virtuoso 기반 LVS/DRC 경험을 서브 사례로 활용하는 방식은 파운드리 공정설계 직무와 연결시키기에 문제가 없습니다. 다만 핵심은 “회로 설계를 했다”가 아니라 “소자 미세화에 따른 공정/레이아웃 상의 trade-off를 이해하고 있었다”는 관점으로 서술하는 것입니다. 파운드리 공정설계 직무는 단순히 공정 장비 레시피를 다루는 역할만 하는 것이 아니라, 실제로는 소자 구조와 layout dependency를 이해하고 공정 조건이 디바이스 특성에 어떤 영향을 주는지 해석하는 역할이 포함됩니다. 특히 삼성 파운드리 공정설계 JD를 보면 SRAM bit cell, device modeling, layout dependency, parasitic 영향 등을 이해하는 인재를 선호하는 경향이 있습니다. 그래서 SRAM 경험이 공정설계와 완전히 동떨어진 경험은 아닙니다. 예를 들어 질문자분이 작성하려는 8T SRAM 경험을 단순히 “Cadence로 설계했다”라고 쓰면 회로설계 경험으로 보이기 때문에 공정설계와 연결성이 약해집니다. 대신 “미세 공정에서 소자 크기 축소에 따라 배선 RC와 트랜지스터 sizing이 안정성에 미치는 영향”을 분석했다는 식으로 풀어내는 것이 좋습니다. 현업 관점에서 설명을 드리면, 실제 파운드리 공정 엔지니어들은 SRAM yield 문제를 상당히 많이 다룹니다. 예를 들어 10nm 이하 공정에서는 metal pitch가 줄어들면서 bitline resistance와 coupling noise가 증가합니다. 이때 cell stability가 약해지면 read disturb나 write failure가 발생합니다. 그래서 공정설계 엔지니어는 다음과 같은 관점으로 접근합니다. 예시로 SRAM read stability는 보통 cell ratio로 설명됩니다. cell_ratio = (W/L)_pull_down / (W/L)_access 이 값이 작아지면 read 시 access transistor가 stronger해져서 storage node가 뒤집히는 read disturb가 발생합니다. 그런데 공정이 미세화되면 layout spacing 제한 때문에 pull-down transistor width를 충분히 확보하기 어려워집니다. 이때 공정설계에서는 gate length variation, fin quantization, contact resistance 등을 고려하면서 layout rule과 device 구조를 같이 봅니다. Cadence Virtuoso에서 8T SRAM을 설계하고 LVS/DRC를 수행했다는 경험은 이런 맥락으로 연결하면 좋습니다. 예를 들면 다음과 같은 흐름이 현업에서 설득력 있는 스토리입니다. “Cadence Virtuoso를 활용해 8T-SRAM bit cell을 설계하고 layout을 진행하면서 DRC와 LVS 검증을 수행했습니다. 설계 과정에서 미세 공정 환경에서 transistor 크기 축소로 인해 pull-down transistor와 access transistor의 sizing trade-off가 cell stability에 영향을 미친다는 점을 확인했습니다. 특히 metal routing pitch 제한으로 인해 bitline 배선 저항과 parasitic capacitance가 증가하며 read margin이 감소하는 문제를 SPICE simulation으로 분석했습니다. 이를 통해 소자 scaling 환경에서는 단순한 회로 설계가 아니라 공정 rule과 layout dependency를 함께 고려해야 안정적인 동작이 가능하다는 점을 이해했습니다.” 이렇게 작성하면 회로설계 경험이 아니라 “공정-소자-레이아웃 연계 이해” 경험으로 보입니다. 파운드리 공정설계 직무에서는 이런 사고방식을 높게 평가합니다. 그리고 질문자분이 메인으로 쓰려는 RRAM 공정 레시피 최적화 경험은 파운드리 공정설계와 훨씬 직접적으로 연결되는 경험입니다. 예를 들어 다음과 같은 방식으로 풀면 좋습니다. “RRAM 소자의 switching voltage가 높아지는 문제를 해결하기 위해 공정 레시피를 분석하고 switching layer 구조를 개선했습니다. 기존 단일층 oxide 구조에서 switching uniformity가 떨어지는 문제가 있어, deposition 조건을 조정하며 이중층 구조를 도입했습니다. 그 결과 filament formation이 안정화되면서 동작 전압을 낮출 수 있었습니다. 이 과정에서 deposition thickness, forming voltage, switching endurance 간의 trade-off를 분석하며 공정 조건이 소자 특성에 직접적으로 영향을 준다는 것을 경험했습니다.” 현업에서는 이런 경험을 “device engineering 관점” 경험으로 평가합니다. 정리하면 질문자분의 구성은 다음 구조가 가장 좋습니다. 첫 번째 경험은 RRAM 공정 레시피 최적화 및 이중층 구조 도입으로 device 특성을 개선한 사례를 메인으로 작성합니다. 공정 조건 → 소자 특성 변화 → 개선 결과 흐름으로 서술하는 것이 핵심입니다. 두 번째 경험은 8T SRAM 설계 경험을 단순 회로 설계가 아니라 “미세 공정에서 layout과 device sizing이 안정성에 미치는 영향 분석 경험”으로 작성합니다. Cadence, LVS, DRC, SPICE simulation 경험을 공정 이해와 연결하면 충분히 공정설계 직무에 어필이 가능합니다. 비유를 하나 들면 공정설계 엔지니어는 “재료와 공정으로 엔진을 만드는 사람”이고, 회로설계는 “엔진을 이용해 자동차를 설계하는 사람”에 가깝습니다. 그런데 SRAM bit cell은 자동차 중에서도 “엔진 성능을 바로 시험하는 테스트 장비” 같은 역할을 합니다. 그래서 공정 엔지니어들도 SRAM 구조를 이해하고 있는 경우가 많습니다. 질문자분이 제시한 두 경험 조합은 공정 경험 + 소자/레이아웃 이해 경험이라는 구조가 되기 때문에 파운드리 공정설계 지원서 구성으로 충분히 설득력 있는 방향입니다. 더 자세한 회로설계 컨텐츠를 원하신다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor

*현직자 3만 명의 취업 정보가 실시간 업데이트됩니다.

Q. 직무 고민

Q. 삼성전자 1c d램 수율이 현재 어느정도인가요?

Q. 마이크론 DRAM PI 입사 후 2년 뒤 국내 메모리 회사 경력 이직 vs 지금 신입 지원

Q. 안녕하세요. 파운드리 공정설계 자소서 4번 항목 질문입니다

함께 읽은 질문

Q. 직무 고민

Q. 삼성전자 1c d램 수율이 현재 어느정도인가요?

Q. 마이크론 DRAM PI 입사 후 2년 뒤 국내 메모리 회사 경력 이직 vs 지금 신입 지원

Q. 직무 고민

Q. 삼성전자 1c d램 수율이 현재 어느정도인가요?

Q. 마이크론 DRAM PI 입사 후 2년 뒤 국내 메모리 회사 경력 이직 vs 지금 신입 지원

Q. 직무 고민

Q. 삼성전자 1c d램 수율이 현재 어느정도인가요?

Q. 마이크론 DRAM PI 입사 후 2년 뒤 국내 메모리 회사 경력 이직 vs 지금 신입 지원